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华中科技大学硕士学位论文37 13判决门限与虚警漏警概率和的关系SNR 20dB

  华中科技大学硕士学位论文37 13判决门限与虚警漏警概率和的关系SNR 20dB 分析 12表示信噪比为0dB时不同判决门限下虚警与漏警的概率和。由图可见设置判决门限为0 02时能得到最优的判决性能。图 13表示的是信噪比为20dB时不同判决门限下虚警与漏警的概率和。可见虚警和漏警的概率和与判决门限

  华中科技大学硕士学位论文37 13判决门限与虚警漏警概率和的关系SNR 20dB 分析 12表示信噪比为0dB时不同判决门限下虚警与漏警的概率和。由图可见设置判决门限为0 02时能得到最优的判决性能。图 13表示的是信噪比为20dB时不同判决门限下虚警与漏警的概率和。可见虚警和漏警的概率和与判决门限相关。在系统实现时 应利用实测数据通过仿真的方法获得最优的判决门限。 雷电判决方法在FPGA中的实现基于固定门限的雷电检测算法在FPGA中可使用乘加器实现。通过天线MHz 我们可以用一段时间内累积的信号的幅度的平方来近似反映该频带内的功率。门限的选择需要对实测信号进行测量和估计设定。设置的方法可参考上节中以虚警和漏警和为优化目标的门限设置方法。 雷电检测方法在FPGA中的实现可用如下框图表示 华中科技大学硕士学位论文 38快拍数据存储判决门限形成单元比较器快拍数据输入判决输出乘加器 14固定门限的雷电检测方法在FPGA内的实现 协方差矩阵的近似算法在雷电探测系统的定位算法中 需要估计信号的波达方向。基于子空间的方法是一类重要的波达方向估计算法 其中通常需要对阵列信号的协方差矩阵进行特征值分解。作为雷电探测系统信号预处理的最后一个环节 本节中讨论协方差矩阵的计算方法。 设有N个随机变量 2ixiN组成的随机向量12 TNXxxx X的N个分量的协方差矩阵定义为 39 1111 111 2ixiN为0均值的平稳随机过程 式可以简化为111 2ixiN的概率分布 对于平稳和各态历经的随机过程 可用下式来估计阵列的协方差矩阵 这是一种最大似然估计 40 华中科技大学硕士学位论文39 11111 111 KKNnnKKNNNnnxnxnxnxnCxnxnxnxn 其中K为计算的快拍数可见C为厄米特矩阵 当输入信号为实值信号时 协方差矩阵为实对称阵。 雷电探测系统阵列天线 矩阵 由于矩阵是厄米特阵 我们实际需要计算876136 个协方差矩阵。如果输入信号为实信号 不考虑时分复用 则需要36个实数乘法器 如果输入信号为复信号 则需要36个复数乘法器或144个实数乘法器。 计算的流程可以表示为 将8路K个快拍的数据放入存储空间中 每个时钟周期取出每个快拍的8路数据 两两相乘并与协方差寄存器中的数据累加 协方差寄存器初始值为0 。当取出K个快拍的数据后 形成协方差矩阵并输出 流程图可以表示为下图 协方差矩阵 运算单元快拍数据存储器RAM 1811 CC 2822 CC 88C数据1数据8 15协方差矩阵计算流程图 华中科技大学硕士学位论文 403 近似算法在FPGA中的实现为进行DOA估计 需要考虑复数协方差矩阵的生成 即输入的8路数据为复值信号。这时 协方差矩阵中的元素的计算方法可以表示为 111 NNHijijijnnNnCExxxnxnanjbncnjdnancnbndnjandnbncn 根据前面的分析数字下变频后的数据用8位补码表示 其中最高位表示符号位 后面的7位表示小数位。在形成协方差矩阵时 首先将8 16K 数据位位的数据存储在RAM中 每个时钟周期读出一个快拍的数据。由于一次复数运算需要4个实数乘法器 而生成协方差矩阵至少需要36次复数运算 因此在生成协方差矩阵的过程中进行一次乘加运算需要144个实数乘法器 对FPGA内部资源消耗很大。为减少资源消耗 需要对乘法器进行时分复用。复用的方式可设计为 乘法器的时钟速率运行于快拍数据读出时钟频率的12倍 在每次快拍数据读出周期内 每个硬件乘法器完成9次实数乘法运算 另外3个乘法器时钟周期分配给控制信号。用多路选择器控制进入复数乘法器的快拍数据 使实数乘法器的使用数降至144916 个。由于快拍数据读出时钟频率为10MHz 乘法器的时钟频率设置为120MHz 本课题所选FPGA能支持这样的运算速率。协方差矩阵形成单元在FPGA内的实现如下图所示 华中科技大学硕士学位论文 41快拍数据存储单元bit161008 8选2多路选择器0123AAAAclkclk12x8选2多路选择器0123AAAAclk12x8选2多路选择器0123AAAAclk12x8选2多路选择器0123AAAAclk12x复数乘加器复数乘加器复数乘加器复数乘加器协方差矩阵 16协方差矩阵在FPGA内实现的硬件模块图 下面给出协方差矩阵在FPGA内的具体实现。 17协方差矩阵在FPGA内实现顶层模块图 协方差矩阵生成模块由三部分组成。子模块RAMData为存放快拍数据的双口RAM。控制中心通过读使能和读地址往RAM中写入快拍数据 格式为128位 存放8路数据的实部和虚部 各为8bit 。子模块RAMCorr存放生成的协方差矩阵 华中科技大学硕士学位论文 42数据格式为184 一次存储协方差矩阵中的4个复数协方差值 每个协方差值为46bit 实部和虚部各23bit RAM深度为9。这里利用了协方差矩阵是厄米特阵的性质 只存储了协方差矩阵红对角线及以下的元素。主模块Main是控制和运算中心。首先向存放快拍数据的RAMData发出读使能和读地址 读入快拍数据。在子模块内部 首先对快拍数据进行分路选择 再输入复数乘加器进行生成协方差的运算。数据选择器和乘加器运行在120MHz的速率 以对复数乘法单元进行时分复用 减少乘法器资源的消耗。 其资源消耗情况如下图所示 18协方差矩阵形成单元资源消耗图 由上图可见 由于对乘法器是否复用 协方差矩阵生成模块仅消耗了16个硬件乘法器 即4个复数乘法器 FPGA芯片选型与配置电路设计考虑FPGA与ADC之间需要高速的LVDS接口 在FPGA内进行数字下变频和协方差矩阵生成需要消耗大量的DSP和逻辑资源 FPGA与外围存储器、PCI芯片、DSP芯片互连需要大量的引脚资源 FPGA拟采样Altera公司的Stratix II系列芯片。华中科技大学硕士学位论文 43该系列芯片采用了Altera的创新的逻辑结构 内部有源同步信号、高IO带宽和高速接口支持高达1Gbps的数据传送速率。支持多种IO标准 LVDS SSTL等 和多址高速接口标准 SPI RapidIO等 。内部有多达16个低摆率的全局时钟和丰富的锁相环资源。具有大存储带宽 内部有多达9Mibt的RAM 41 另外嵌入高性能的DSP块 能运行在370MHz 消除了大运算应用的性能瓶颈。另外支持片内匹配、自动循环冗余码 CRC 校验和嵌入式软核处理器NiosII 在性能和灵活性方面满足项目要求 42 考虑到FPGA在数据采集板上的功能作用和FPGA内信号处理能力选择Stratix II系列芯EP2S60F1020I4 这是一款工业级芯片 片上可用资源如下表 EP2S60F1020I4内部可用资源41 资源类型 资源数量 ALMS 24716 ALUT 48352 Equivalent Les 60440 M512 RAM Blocks 329 M4K RAM Blocks 255 RAMBlocks TotalRAM Bits 2544192 DSP Blocks 36 18bit 18bit multipliers 144 Enhanced PLLs FastPLLs MaximumUser IO Pins 718 FPGA系统包括电源系统、时钟和锁相环系统、配置和下载以及边界扫描电路等。本节给出FPGA系统的时钟电路、配置电路、与采集板上各功能部分的端口连接的设计。 FPGA系统设计的内容如下图所示 华中科技大学硕士学位论文 44 19FPGA及外围电路设计框图 FPGA的8个Bank在原理图绘制中布局见下表所示 FPGA中各Bank连接布局Bank号 连接模块 NANDFlash 144Pin SODIMM 对FPGA的配置和下载采用主动串行 配置方式根据FPGA程序容量需求选择串行配置芯片EPCS64 串行配置芯片与FPGA的连接如下图所示 华中科技大学硕士学位论文 45 20串行配置芯片配置FPGA的原理图 41 串行配置芯片支持在系统编程 其原理图如下 21FPGA芯片的在系统编程原理图 41 在对程序进行调试时 可采用JTAG方式 JTAG方式配置时FPGA的配置电路如下图所示 华中科技大学硕士学位论文 46 22JTAG配置电路 41 NANDFlash存储器设计 FPGA外围的存储设备包括一片NAND Flash ROM和一片SDRAM内存条。NAND Flash ROM选用三星公司的K9K4G08U0A 该芯片一款512M 8Bit闪存芯片。其输入电压范围为 6V数据采集板为其提供

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